Elektronikdesign für Coding-Agenten
PCB-Design als Text, den dein Agent bearbeiten kann
Schaltpläne, Layouts und Simulationen sind einfache TOML-Dateien. agentee prüft jede Änderung gegen die Regeln deines Fertigers und sagt, was zu ändern ist, zeichnet die Platine, löst die Impedanz, führt FDTD- und thermische Simulationen auf der GPU aus und schreibt die Gerbers.
curl -fsSL https://agentee.sh/install.sh | sh
Jede Änderung durchläuft denselben Zyklus
Es gibt keinen Editor-Zustand, der synchron gehalten werden muss. Die Dateien sind das Design, daher arbeitet der Agent mit seinen vorhandenen Werkzeugen daran, und agentee antwortet in einer Form, die er verarbeiten kann.
Bearbeiten
Der Agent ändert eine Datei, normalerweise über
agentee edit, das das TOML dafür schreibt, die Kommentare behält und einen Pin oder ein Netz ablehnt, das nicht existiert.agentee edit sch lna net RF_OUT C2.2 J2.1 L3.1 --class RFPrüfen
Jede Diagnose nennt die Datei, das Element und den Ort. Die meisten sagen, welcher Wert bestehen würde, damit die nächste Änderung die Korrektur ist.
agentee check --item pcb:lnaAnsehen
Ein PNG der Platine, genau so, wie der Viewer sie zeichnet. Eine bestandene Prüfung kann überfüllten Bestückungsdruck oder einen Umweg in einer Leiterbahn verbergen.
agentee render pcb:lna -o lna.pngMessen
Das aufgelöste Modell als JSON: Pin-Positionen, Netzlängen und -verzögerungen, gelöste Leiterbahnbreiten pro Ebene, Simulationswerte.
agentee show pcb:lna
Ein Projekt ist ein Verzeichnis mit TOML
Sechs Dateitypen, geladen nach Endung. Unbekannte Schlüssel sind Fehler, daher wird ein Tippfehler gemeldet und nicht ignoriert. Reine Zahlen sind Millimeter; alles andere trägt seine Einheit.
*.board.toml
Fertiger-Preset, Lagenaufbau, Umrisse, Via-Typen und Netzklassen mit Impedanz- und Stromzielen.
[[netclasses]] name = "RF" impedance = "50ohm" coplanar_gap = "0.2mm" solver = "field"*.sym.toml
Ein Schaltplansymbol, manuell platziert oder aus Pin-Listen pro Seite generiert. Die meisten stammen aus KiCad.
[[pins]] number = "2" name = "GND" type = "power_in" side = "bottom"*.fp.toml
Ein Footprint, mit Reihen von Pads, die einmal mit einer Anzahl und einem Pitch geschrieben werden.
[[pads]] number = "1" kind = "smd" size = [1.95, 0.6] count = 4 pitch = [0, 1.27]*.sch.toml
Platzierte Bauteile und Netze als Listen von Pins. Lass die Leitungen weg und agentee verdrahtet sie.
[[nets]] name = "RF_OUT" class = "RF" pins = ["C2.2", "J2.1", "L3.1"]*.pcb.toml
Platzierungen, Leiterbahnen, Vias, Zonen und Bestückungsdruck, bei jedem Laden auf Konnektivität und Abstand geprüft.
[[tracks]] net = "RF_OUT" layer = "F.Cu" points = [[19.28, 12.0], [30.92, 12.0]]*.sim.toml
Eine Simulation des Layouts oder des Schaltplans: FDTD, Kaskade, Kanal, PDN, DC-Abfall, thermisch oder Logik.
name = "lna-rf" layout = "lna" [frequency] start = "50MHz" stop = "6GHz"
Die Prüfung kennt den Fertiger
Führe es nach jeder Änderung aus. Es beendet sich mit 1 bei Fehlern, passt also in einen Zyklus oder in CI, und nennt einen Wert, der durchkommt, wo es einen gibt.
- 86 Layout-Regeln
- Kurzschlüsse, Abstände und unverdrahtete Netze, aber auch Via-in-Pad-Füllung, Tombstoning, keramische Kondensatoren in der Flexzone, unterversorgte Thermals, Lötstoppmaske-Weben, Bestückungsdruck über Pads und Prüfvorsprung für Tests.
- 864 echte Lagenaufbau
- Jeder JLCPCB-Impedanz-Aufbau von 4 bis 20 Ebenen und die PCBWay-Standard-Aufbauten, nach dem eigenen Code des Fertigers, mit der Dicke und Permittivität jeder Ebene.
- Die eigenen Grenzen des Fertigers
- Das JLCPCB-Preset folgt der Funktionsseite zeilenweise und skaliert mit der Ebenenzahl und dem Kupfergewicht. Wo agentee strenger ist, sagt die Referenz warum.
- Impedanz, gelöst
- Geschlossene Formen für eine erste Antwort, ein GPU-Feldlöser mit Lötstoppmaske und Kupferdicke für die Klassen, die zählen. Innerhalb von 0,5 % exakter Stripline-Referenzen.
agentee render board:lnaSimulieren, bevor du bestellst
Jede *.sim.toml ist eine Ausführung mit einer Art. Die Solver laufen über wgpu auf Vulkan, Metal oder DirectX 12, schreiben ihre Ergebnisse neben die Spezifikation und die Prüfung warnt, wenn ein Ergebnis veraltet ist.
FDTD
Eine Vollwellen-3D-Simulation des Layouts auf der GPU, mit Lumped Ports an Pads, die S-Parameter als JSON und Touchstone liefert.
Kaskade
Vendor-S-Parameter, Rauschen und Linearität fließen in die Platinensimulation ein: Verstärkung, Rauschmaß, IIP3 und Stabilität.
Thermik
Wärmeleitung durch FR4, Kupfer und Vias mit Konvektion von beiden Seiten. Sekunden, nicht Minuten.
Logik
Eine ereignisgesteuerte Simulation der digitalen Teile des Schaltplans mit 74er-Serie-Modellen, Assertions und Setup- und Hold-Prüfungen.
FDTDKaskadeKanal und EyePDNGleichspannungsabfallThermikLogik
FDTD ist der teure: Der Lauf der sechs Ports der LNA dauerte 27 Minuten auf einer Workstation-GPU. agentee sim NAME --dry-run gibt das Raster und die Laufanzahl in einer Sekunde aus, damit der Agent einen Lauf dimensionieren kann, bevor er ihn startet.
Gemacht für den Agenten, den du schon nutzt
Der Skill lehrt die Schleife, die Reihenfolge, in der man ein Design aufbaut, und die Fallstricke im Format. Der MCP-Server gibt Clients, die ihn sprechen, dieselben Operationen als Tools, mit Renderings, die als Bilder zurückkommen.
Der Skill
npx skills add https://agentee.shDer MCP-Server, in Claude Code
claude mcp add agentee -- agentee mcp "$PWD"In Codex
[mcp_servers.agentee]
command = "agentee"
args = ["mcp", "/path/to/project"]
agentee viewEine Person bleibt im Zyklus
agentee view öffnet ein Fenster, das sich immer neu lädt, wenn sich eine Datei ändert, damit du der Platine beim Formen zusehen kannst, während der Agent arbeitet. In einem Layout kannst du Bauteile verschieben, Leiterbahnen routen und Vias manuell platzieren, und das Speichern schreibt sie in dasselbe TOML, das der Agent als Nächstes liest.
Ab in die Fertigung
agentee fab lehnt ab, solange das Layout Fehler hat. Sobald es sauber ist, schreibt es ein Paket, das ein Fertiger so akzeptiert, mit der agentee-Version und dem Commit im Bestückungsdruck, damit jede Platine sagt, was sie gebaut hat.
agentee parts preist die BOM bei Mouser und Farnell und findet günstigere Bauteile, die Wert, Gehäuse, Bewertung und Dielektrikum beibehalten. agentee export schreibt die Platine und jedes Bauteilmodell als ein STEP für das Gehäuse.
F_Cu.gbr … B_Cu.gbr- Kupfer pro Ebene, RS-274X mit X2-Attributen
F_Mask, F_Paste, F_SilkS- Lötstoppmaske, Paste und Bestückungsdruck für jede Seite
drill-PTH.drl, drill-NPTH.drl- Excellon-Bohrungen, eine Datei pro Via-Span auf HDI-Platinen
bom-jlcpcb.csv, cpl.csv- BOM und Bestückung in den Spalten, die JLCPCB verlangt
NAME.d356- IPC-D-356-Netzliste für den Bare-Board-Test
fab-notes.txt- Lagenaufbau, Impedanzklassen, Via-Typen und was zu füllen ist
NAME-gerbers.zip- Alles, was der Fertiger braucht, bereit zum Hochladen
Beginne mit einer Platine, die du schon verstehst
Installiere ihn, gib deinem Agenten den Skill und bitte um etwas Kleines: einen Breakout, ein Netzteil, einen Sensor-Knoten. Beobachte ihn im Viewer und lies, was die Prüfung sagt.