agentee

Model Context Protocol

MCPサーバー

agentee mcpはstdio経由で1つのプロジェクトを30ツールで提供します。エージェントは自分のファイルツールでTOMLを書き続けます。サーバーはチェック、レンダリング、ルーティング、シミュレーション、基板メーカー用パッケージの書き出しを行い、レンダリングされたPNGを会話に直接返します。

クライアントに追加する

  • Claude Code

    プロジェクト内のシェル

    claude mcp add agentee -- agentee mcp "$PWD"

  • Codex

    ~/.codex/config.toml

    [mcp_servers.agentee]
command = "agentee"
args = ["mcp", "/path/to/project"]

  • Cursor、Claude Desktop、およびその他のほとんどのクライアント

    .cursor/mcp.json、claude_desktop_config.json、またはクライアント固有のファイル

    {
  "mcpServers": {
    "agentee": {
      "command": "agentee",
      "args": ["mcp", "/path/to/project"]
    }
  }
}

パスは、TOML ファイルを含むプロジェクトディレクトリです。サーバーを スキル と組み合わせると、エージェントは各ツールをいつ、どの順序で呼び出すかを知ることができます。

ツール

プロジェクトの読み取り

format_reference

基板、シンボル、フットプリントのファイル形式リファレンス、例付き。ファイルを書く前にこれを読みます。

list_items

プロジェクト内のすべての基板、シンボル、フットプリント、およびそのファイルとエラー数。

show_item

1つのアイテムの解決済みモデルをJSONで出力: 位置付きピン、展開されたパッド配列、計算された配線ジオメトリ、インピーダンス、電流解析を含む層構成。

name

check

プロジェクトを読み込み、すべてのアイテムまたは1つのアイテムのエラーと警告を報告します。

include_info item

drc

レイアウトの設計ルールチェック。list = trueの場合: この基板に適用されるかどうかとその理由を含む、すべてのDRCルールのID、カテゴリ、重大度。それ以外の場合: ルールIDを持つレイアウトの診断情報。ルールIDは、基板の[drc]無効リストまたは重大度テーブルに入れます。

list name

render_item

アイテムをビューアが示すのと完全に同じようにPNGにレンダリングし、画像を返します。

canvas_only height hidden_pins hide name region save_to show unit width

stackups

基板の`stackup.preset`用の層構成プリセット: JLCPCBとPCBWayのビルド、および層の厚さとerを含む汎用HDIビルド。リストをフィルタリングするか、nameを指定して1つのプリセットの層を取得します。

fab layers name search thickness

部品

import_kicad_symbol

KiCadシンボル(Library:Name)をプロジェクト内の.sym.tomlに変換します。with_footprintを指定するとデフォルトのフットプリントもインポートし、footprintを指定すると1つを選択します。

dir footprint force spec with_footprint

import_kicad_footprint

KiCadフットプリント(Library:Name)をプロジェクト内の.fp.tomlに変換します。

dir force spec

new_item

基板、シンボル、フットプリント、回路図、レイアウト、シミュレーションのスターターファイルを書き出します。編集の起点として使用します。シミュレーションは、レイアウトのFDTD実行として開始するか、sim_kind logicを指定すると回路図のロジックシミュレーション(クロック、リセット、クロック付きアサーション)として開始し、ネットをリネームします。

dir kind name sim_kind

models

プロジェクトのフットプリントが指定する3Dモデル（STEPまたはVRML）を見つけます。不足しているKiCadライブラリのモデルをキャッシュにダウンロードします。各モデルのパスと三角形数を報告します。不足している場合はその理由を報告します。

配線

impedance

基板の層で、幅（およびペア間隔）に対するトレースインピーダンスを計算するか、目標値に達する幅を求めます。

board coplanar_gap gap layer target width

field_solve

GPUフィールドソルバーでトレースの断面を解算します。インピーダンス、有効誘電率、1メートルあたりのCとL、遅延。ソルダーレジスト、厚さ、コプランアース、差動ペアを含みます。fine = trueの場合、正確な参照値と0.5%以内の精度です。

board coplanar_gap fine gap layer netclass no_mask sweep width

trace_width

電流に対する最小配線幅(IPC-2221)。

copper current internal temp_rise

serpentine

直線セグメントを置き換え、片側に指定された長さをトロンボーンバンプとして追加する配線のポイント。これらを配線のpointsに貼り付けます。

add amplitude from pitch to

レイアウト

place

レイアウトのパーツをクイックスタートとして自動配置します: コネクタとエッジマウントパーツは基板の端に(必須でない限り、RFコネクタとUSBコネクタを同じ端に配置しません)、マウンティングホールとフィクシャルはコーナーに、最大のチップは中心付近に、各ICのデカップリングコンデンサ、クリスタル、プルアップは対応するピンにクラスタリングし、重み付きワイヤレングスで配置し、その後0.05 mmグリッドでコートヤードの重複なしに合法化し、シミュレーテッドアニーリングで洗練します。at、rotation、sideを[[footprints]]に書き、保存された充填を更新します。locked = trueのパーツは移動しません。

dry_run keep_placed name parts seed side

route

レイアウトの指定されたネットのラッツネストをグリッド上で自動ルーティングし、各クラスの幅、クリアランス、層、ビアを維持したまま、配線とビアをレイアウトファイルに追加します。rerouteが設定されていない限り、既存の銅は移動しません。

bend_cost dry_run grid layers name nets pairs reroute via via_cost via_in_pad

tie

プレーンネット([[zones]]エントリを持つネット)のすべてのSMDパッドを、パッドの横にビアを置き、部品本体から離した短いスタブで最寄りのプレーン層に接続し、レイアウトファイルに追加します。パッド間の配線ルーティングの代わりに、グランドと電源パッドにこれを使用します。`route`のグロブはプレーンネットをスキップします。

dry_run name nets

tune

レイアウトの長さマッチング: スキュー上限を超えるペアの短いネットと、ターゲットに届かないマッチグループのメンバーを、バンプが他のすべてのネットをクリアする最も長いセグメントでメアンダーし、ポイントを配線に書き戻します。

amplitude dry_run name nets pitch

neck

パッドより狭いパッドに入る配線の端、またはパッド付近でクリアランスを破る配線の端をネックダウンします: 端は明示的な幅を持つ独立した[[tracks]]エントリになり、その幅はクラス幅、パッドの短い側、クリアランスを維持する最大幅の最小値で、0.01 mmに切り捨て、min_track_width未満になることはなく、クラスのネックダウンより長くもなりません。taperは短いセグメントのチェーンで幅を段階的に下げます。保存されたゾーン充填は更新されます。

dry_run name nets taper

fill

レイアウトのゾーンを充填し、銅をファイルの末尾に保存します。これにより、ゾーンの銅、クリアランス、または隣接物が変更されるまで、読み込みとビューアは充填をスキップします。

name

silk

チェックがフラグを立てるすべてのシルク参照を、提案された空きスペースに移動し、ラベルが安定するまで繰り返します。配置場所がないものは任意で非表示にします。label = { at, rotation }またはhide = trueをフットプリントに書き込みます。

dry_run hide name

testpoints

プローブアクセスが必要で、まだない各ネットにテストパッドを追加します: TestPointパーツ(TestPoint_Pad_D1.0mmフットプリント、両方がプロジェクトにない場合は書き出されます)、それをリストする回路図シートでネットに接続、ネットの銅付近の空きスペースにプローブ側にあるフットプリント、およびネットの銅からの自動ルーティングされた配線とビア。ネットはデフォルトでレイアウトの[test]ネットです。インピーダンスとペアネットはスキップされます。

dry_run name nets pitch side

layout

レイアウトにレイアウトエンジンを実行します: 設定された[engine]フェーズを順番に実行し、その後、各用語のスコアと最悪の違反者を出力します。まだ実装されていないフェーズはスキップとしてリストされます。

dry_run from name only to

シミュレーション

run_sim

シミュレーション(*.sim.toml)を実行します: GPU上のレイアウトのFDTD実行(パッド上のポート、パッシブの集積回路モデル、仕様ファイルの隣にJSONとTouchstoneで保存されるSパラメータ)、その他の種類(dc、熱、カスケード、チャネル、pdn)、または回路図ネットリストのロジックシミュレーション(刺激、アサーション、セットアップとホールド、仕様ファイルの隣にVCD)。その後、シミュレーションをレンダリングしてプロットや波形を確認します。

name

sparam

完成したシミュレーションまたはカスケードを解析します。受動性、相互性、1ポートのTDR（ガウスエッジによる時間に対するインピーダンス）、IN+,IN-,OUT+,OUT-として与えられたペアの混合モードSdd/Scc/Scd、周波数およびステップとしてのFROM,TO間のクロストークを計算します。

name pair rise tdr xtalk

出力

fab

レイアウトのファブパッケージをフォルダに書き出します。銅、ソルダーレジスト、はんだペースト、シルク、エッジ層ごとにRS-274X Gerber（X2）、Excellonドリル、アップロード用のそれらのzip、BOM（汎用およびJLCPCB）、ピッキング・アンド・プレース、製造メモ、組立図。レイアウトにエラーがある間は拒否します。

name out

export

エンクロージャCAD用にレイアウトを1つのSTEPアセンブリとして書き出します。基板は穴あけと切り抜きを含むソリッドとして、各パーツのSTEPモデルは埋め込まれて配置されます。VRML、生成されたモデル、不足しているモデルはサーフェスまたはボックスとして扱われます。基板の裏面はz = 0、XとYはレイアウトと同じでYが上向きです。

name out

parts

レイアウトまたは回路図のBOMをMouserとFarnellで価格調査し、より安い同等品を探します。同じパーツを別のディストリビューターで、同じ値、パッケージ、公差、電圧、誘電体を持つ抵抗器とセラミックコンデンサ（ダウングレードはしない）、汎用ディスクリート（2N7002、S1D、SS14、SMAJなど）を名称とパッケージで、インジケータLEDを色とパッケージで、廃盤になるパーツのディストリビューター推奨代替品。コストは必要な数量で計算し、価格ブレークまで購入して安くなる場合はその数量で計算します。キーは~/.config/agentee/distributors.toml（[mouser] api_key、[farnell] api_keyとstore）から取得します。

alternatives boards distributors farnell_store name refs