リファレンス
ファイル形式リファレンス
すべてのファイルのすべてのキーをトピック別に分割したものです。agentee docsが表示し、MCPサーバーがformat_referenceとして返すのと同じテキストです。そのため、オフラインのエージェントはまさにこれを読みます。
agentee docs | less基礎
基板
基板仕様
*.board.toml ファイル: ファブプリセット、外形とカットアウト、層構成、ビアタイプ、インピーダンスと電流目標を持つネットクラス。
層構成プリセット
JLCPCB のインピーダンスビルド、PCBWay の標準ビルド、汎用 HDI 層構成 2 種。ファブ独自のコードで命名されています。
積層
層構成から導出するか手動で列挙するプレスとドリルの順序。どのビアをドリルできるかを決定します。
ビアの種類
スルー、ブラインド、バリアード、マイクロビア、スタックビア、スキップビア、制御深度ドリリング、バックドリル、IPC-4761 ビアフィル。
基板メーカーのルール
すべてのファブルールキーと、汎用、jlcpcb、hdi プリセットの値。各値の出典となるファブの能力ページの行も記載しています。
設計ルールチェック
id、重大度、実行条件を持つすべてのレイアウトルール: 銅、ドリル、マスク、シルク、組立、ベタ、信号、テストアクセス、配置。
インピーダンスと損失
クラスと層ごとのトレース形状、閉形式とフィールドソルバによるインピーダンス、差動ペア、粗さと ENIG を持つ損失モデル。
部品
回路図とレイアウト
回路図
*.sch.toml ファイル: 配置された部品、ピンリストとしてのネット、ネットクラス、レール、信号レベルチェック、大規模設計用のシート。
レイアウト
*.pcb.toml ファイル: 配置、配線、ビア、ファンアウト、ステッチング、ベタ、カットアウト、シルク、アートワーク、テストアクセス、バージョンウォーターマーク。
自動配置
agentee place: コネクタをエッジに、大型チップを中央に、デカップリングキャパシタをピンに配置し、その後合法化と微調整を行います。
自動配線
agentee route, tie, tune, neck: クラス幅、クリアランス、ビアを維持するグリッド配線、プレーン接続、長さマッチング、ネックダウン。
インターフェース
USB 3 から 50 オームの RF 線まで、リンクが満たすべき要件: インピーダンス、スキュー、長さ、ビア、スタブ、リファレンスプレーン、リターンビア。
ビューアでの編集
agentee view で部品を移動し、配線を手動で引き、ビアを配置します。同じ TOML に保存されます。
シミュレーション
FDTDシミュレーション
パッドに集積ポートを持つレイアウトの GPU によるフルウェーブ FDTD 実行。S パラメータを JSON と Touchstone で出力します。
チャネルとアイ
CTLE、DFE、IBIS ドライバとレシーバを持つ S パラメータ経路を通過するビットストリームをアイとして読み取ります。
電源配分ネットワーク
シンク、デカップ、VRM による電源レールのインピーダンスを目標値に対して評価し、修正すべきアンチレゾナンスを示します。
Sパラメータの解析
FDTD やカスケード結果からの TDR、混合モードペア、クロストーク、受動性、相互性。
FDTDでの損失
因果的な誘電体損失、スキンの効果と ENIG ニッケルを持つ表面インピーダンス、粗さ、メッシュの端補正。
フィールドマップと放射
最初のプリプレグと遠界での E と H フィールドマップ。放射電力と 3 m でのフィールドを FCC Class B に対して評価します。
カスケード
ベンダーの S パラメータ、ノイズ、線形性を基板シミュレーションに組み込み: ゲイン、ノイズフィギュア、IIP3、P1dB、SFDR、安定性。
DCドロップ
すべての銅層を抵抗シートとして解算: ドロップ、電流密度、負荷電圧、最も負荷の大きいビア。
熱
FR4、銅、ビアを通る定常状態の伝導と両面からの対流を GPU で解算します。
ロジックシミュレーション
回路図のデジタル部品のイベント駆動シミュレーション: 74 シリーズモデル、プリミティブ、刺激、アサーション、セットアップとホールド、VCD 出力。