回路図

部品は配置されたシンボルです。ネットは接続するピンを列挙します。ワイヤは指定しない限り、1.27 mmグリッド上で自動的に描画されます。

name = "lna"
board = "lna"                  # net classes come from this board
no_connect = ["U2.7"]          # pins left open on purpose

[[parts]]
ref = "U1"
symbol = "SPF5189Z"
value = "SPF5189Z"
at = [66.04, 50.8]             # keep on the 1.27 mm grid
rotation = 90                  # 0, 90, 180, 270, counter-clockwise
mirror = true                  # flip left to right before rotating
# unit = 2                     # one [[parts]] per unit of a multi-unit symbol, same ref
# footprint = "SOT-89-3"       # default: the symbol's footprint
# dnp = true
fields = { mpn = "Qorvo SPF5189Z" }

[[nets]]
name = "RF_OUT"
class = "RF"                   # a netclass of the board; without one the net is in "Default"
pins = ["C2.2", "J2.1", "L3.1"]   # REF.PIN, by number or by a unique pin name
# style = "power"              # wire (default) | label | power (ground and supply symbols)
# wires = [[[x, y], [x, y]], ...] # draw it yourself; check verifies it reaches every pin

信号レベルチェック用のレールとアナログ入力は、ファイルの先頭(またはシートセットのトップ回路図の先頭)に配置します:

rails = { GND = 0, "3V3" = [3.25, 3.35], VBUS = [4.75, 5.25] }   # volts, or [min, max]
analog = ["U1.13"]             # inputs read by an ADC: only min and max apply

railsが設定されると、チェックはlevelsを持つすべての入力が認識する電圧を計算します。抵抗(R部品、部品にtoleranceフィールドがない限り1%)、スイッチ(SW部品、すべての開閉状態)、オープンコレクタ出力(オフとロー)、内部プルと入力漏れ電流は、それぞれレールと抵抗の範囲で最悪のコーナーで評価されます。入力がVILとVIHの間に留まる場合、レールに固定するものがない状態で浮いている場合、弱いプルを介した漏れ電流で有効なレベルから外れる場合、minまたはmaxを超えうる場合はエラーです。しきい値から100 mV以内は警告です。他のもの(出力、コネクタ、ダイオード、railsにないネットの電源ピン)を含むネットは、モデル化できない何かによって駆動されるとみなされ、スキップされます。コンデンサとテストポイントは無視されます。双方向ピンは駆動源になりうるため、ネット上のスイッチやオープンコレクタがプルされていることを示さない限り、そのネット上の他の入力はスキップされ、浮いているとは報告されません。

#シート

大きな設計をセクションごとに1つの回路図に分割し、それらを列挙したトップ回路図で結合します。レイアウトはトップ回路図を配置します。

name = "sdr"                   # sdr.sch.toml
board = "sdr"
sheets = ["power", "fpga", "rf", "usb"]

各シートは、独自の部品とネットを持つ通常の回路図ファイルです。ネットは名前でシート間を結合するため、すべてのシートの3V3は1つのネットであり、信号は同じ名前で1つのシートを出て別のシートに到着します。ネットのピンは同じシート上の部品でなければなりません。シート間をまたぐネットは、クラスを指定する場合、どこでも同じclassを必要とし、ラベルで描画されます。参照は設計全体で一意です。単独のシートは、1ピンネットとDefaultクラスの警告をスキップします(ネットの残り部分とクラスは別のシートにある可能性があるため)。トップ回路図は結合された設計に対してすべてのチェックを実行し、シートを上から下へ積み重ねて描画します。トップファイルは、独自の部品とネットも保持できます。

チェックは、2つのネットにあるピン、ネットにないピン、1ピンネット、1つのネットに複数の出力、ピンを逃すまたは他のネットのピンに触れる手動ワイヤ、重なった部品、シンボルのピンをカバーしないパッドを持つフットプリント、railsが設定されている場合の信号レベルを報告します。Defaultネットクラスのすべてのネットは警告です。クラスを指定しない場合でも、Defaultを指定する場合でも同様です。クラスはネットの幅、クリアランス、ビア、ルーティング順序を設定するため、各ネットはそれが何であるべきかを述べる必要があります。この警告には、回路図のボードとレイアウトが必要です。シミュレーションのみされた回路図(examples/logicなど)はスキップします。ボードにネットの種類ごとのクラス(Signal、Data、Clock、Analog、Ground、Power、RF、ペア)を与え、Defaultはクラスがカバーしないルールにレイアウトが使用するフォールバックとして保持します。agentee show sch:lnaはすべてのピンの位置を出力します。