agentee

Model Context Protocol

Сервер MCP

agentee mcp обслуживает один проект через stdio с 30 инструментами. Агент по-прежнему пишет TOML своими файловыми инструментами; сервер проверяет, рендерит, трассирует, симулирует и пишет пакет для производителя плат, и передаёт отрендеренные PNG прямо в разговор.

Добавьте в ваш клиент

  • Claude Code

    оболочка в проекте

    claude mcp add agentee -- agentee mcp "$PWD"

  • Codex

    ~/.codex/config.toml

    [mcp_servers.agentee]
command = "agentee"
args = ["mcp", "/path/to/project"]

  • Cursor, Claude Desktop и большинство других клиентов

    .cursor/mcp.json, claude_desktop_config.json или собственный файл клиента

    {
  "mcpServers": {
    "agentee": {
      "command": "agentee",
      "args": ["mcp", "/path/to/project"]
    }
  }
}

Путь указывает каталог проекта, в котором лежат файлы TOML. Используйте сервер вместе с skill, который указывает агенту, когда вызывать каждый инструмент и в каком порядке.

Инструменты

Чтение проекта

format_reference

Справочник по формату файлов для плат, УГО и посадочных мест, с примерами. Прочитайте это перед написанием файлов.

list_items

Все платы, УГО и посадочные места в проекте с количеством ошибок и предупреждений в их файлах.

show_item

Разрешённая модель одного элемента в JSON: выводы с координатами, раскрытые массивы контактных площадок, стек слоёв с рассчитанной геометрией проводников, импедансом и анализом тока.

name

check

Загрузить проект и сообщить об ошибках и предупреждениях для каждого элемента или для одного элемента.

include_info item

drc

Проверки правил проектирования для топологии. При list = true: все правила DRC с их id, категорией, серьёзностью и указанием, применяются ли они к этой плате и почему. Без этого: диагностические сообщения топологии, содержащие id правила. Id правил указываются в списке отключённых [drc] или в таблице серьёзности платы.

list name

render_item

Отрисовать элемент в PNG точно так, как это делает просмотрщик, и вернуть изображение.

canvas_only height hidden_pins hide name region save_to show unit width

stackups

Пресеты стека слоёв для `stackup.preset` платы: сборки JLCPCB и PCBWay, а также универсальные сборки HDI с толщинами слоёв и er. Можно отфильтровать список или указать name, чтобы получить слои конкретного пресета.

fab layers name search thickness

Компоненты

import_kicad_symbol

Преобразовать УГО KiCad (Library:Name) в .sym.toml в проекте. with_footprint также импортирует его посадочное место по умолчанию, или укажите footprint, чтобы выбрать другое.

dir footprint force spec with_footprint

import_kicad_footprint

Преобразовать посадочное место KiCad (Library:Name) в .fp.toml в проекте.

dir force spec

new_item

Создать стартовый файл для платы, УГО, посадочного места, схемы, топологии или симуляции, чтобы отредактировать его. Симуляция начинается как FDTD-расчёт топологии или, при sim_kind logic, как логическая симуляция схемы (тактовый сигнал, сброс, тактируемое утверждение), где вы переименовываете цепи.

dir kind name sim_kind

models

Поиск 3D-моделей (STEP или VRML), указанных в посадочных местах проекта, с загрузкой недостающих моделей из библиотек KiCad в кэш. Сообщает путь и количество треугольников для каждой модели или причину её отсутствия.

Проводники

impedance

Импеданс проводника на слое платы для заданной ширины (и зазора пары) или ширина, дающая целевой импеданс.

board coplanar_gap gap layer target width

field_solve

Решение поперечного сечения проводника с помощью решателя полей на GPU: импеданс, эффективная диэлектрическая проницаемость, C и L на метр, задержка. Учитывает паяльную маску, толщину, сопланарные земли и дифференциальные пары. Отклонение от точных эталонных значений не превышает 0,5% при fine = true.

board coplanar_gap fine gap layer netclass no_mask sweep width

trace_width

Минимальная ширина проводника для данного тока (IPC-2221).

copper current internal temp_rise

serpentine

Точки для проводника, который заменяет прямой отрезок и добавляет заданную длину в виде гармошки с одной стороны. Вставьте их в points проводника.

add amplitude from pitch to

Топология платы

place

Автоматически разместить компоненты топологии для быстрого старта: разъёмы и компоненты для установки на край платы на краях (никогда не размещать СВЧ-разъём и разъём USB на одном крае, если это не обязательно), крепёжные отверстия и фидусиальные метки в углах, самые крупные микросхемы ближе к центру, конденсаторы развязки, кварц и подтягивающие резисторы каждой микросхемы сгруппированы у выводов, которые они обслуживают, размещение по взвешенной длине проводников, затем легализация на сетке 0,05 мм без пересечений courtyards и уточнение методом имитации отжига. Записывает at, rotation и side в [[footprints]] и обновляет сохранённые заполнения. Компоненты с locked = true остаются на месте.

dry_run keep_placed name parts seed side

route

Автоматически трассировать линии связей для указанных цепей топологии на сетке, сохраняя ширину, зазор, слои и переходные отверстия каждого класса, и добавить проводники и переходные отверстия в файл топологии. Существующая медь не перемещается, если не задан reroute.

bend_cost dry_run grid layers name nets pairs reroute via via_cost via_in_pad

tie

Подключить каждую SMD-контактную площадку цепи полигона (цепи с записью в [[zones]]) к ближайшему слою полигона коротким отрезком и переходным отверстием рядом с площадкой, в стороне от корпуса компонента, и добавить их в файл топологии. Используйте это для цепей земли и питания вместо трассировки проводников между ними; `route` с глобом пропускает цепи полигонов.

dry_run name nets

tune

Выровнять длины цепей: добавить гармошку к короткой цепи каждой пары, превышающей допустимое рассогласование, и каждому члену группы выравнивания, не достигшему целевой длины, на самых длинных отрезках, где гармошка не пересекает другие цепи, и записать точки обратно в проводники.

amplitude dry_run name nets pitch

neck

Сужать концы проводников, которые входят в площадку уже, чем проводник, или нарушают зазор у площадки: конец становится отдельной записью [[tracks]] с явной шириной, равной наименьшей из ширины класса, меньшей стороны площадки и максимальной ширины, сохраняющей зазор, округлённой вниз до 0,01 мм, но не меньше min_track_width и не длиннее neckdown класса. taper плавно сужает ширину на короткой цепочке отрезков. Сохранённые заполнения зон обновляются.

dry_run name nets taper

fill

Заполнить зоны топологии и сохранить медь в конце её файла, чтобы загрузка и просмотрщик пропускали заполнение, пока не изменятся медь, зазоры или соседи зоны.

name

silk

Переместить каждую маркировку шелкографии, которую проверка помечает, в свободное место, которое она предлагает, повторяя, пока подписи не стабилизируются, и при необходимости скрыть те, которым некуда деться. Записывает label = { at, rotation } или hide = true в посадочные места.

dry_run hide name

testpoints

Добавить тестовую площадку к каждой цепи, требующей доступа для зонда и не имеющей его: компонент TestPoint (посадочное место TestPoint_Pad_D1.0mm, оба добавляются в проект, если отсутствуют), подключённый к цепи на листе схемы, где она перечислена, посадочное место на стороне зонда в свободном пространстве рядом с медью цепи, и автоматически трассированный проводник и переходное отверстие от меди цепи. По умолчанию используются цепи из [test] топологии; цепи импеданса и пары пропускаются.

dry_run name nets pitch side

layout

Запустить движок топологии: фазы из [engine] в заданном порядке, затем оценка по каждому критерию с худшими нарушителями. Нерезализованные фазы перечисляются как пропущенные.

dry_run from name only to

Моделирование

run_sim

Запустить симуляцию (*.sim.toml): FDTD-расчёт топологии на GPU (порты на контактных площадках, сосредоточенные модели для пассивных компонентов, S-параметры сохраняются в JSON и Touchstone рядом со спецификацией), любой другой тип (dc, thermal, cascade, channel, pdn) или логическую симуляцию схемы (возбуждение, утверждения, setup и hold, VCD рядом со спецификацией). После симуляции отрисуйте её, чтобы увидеть график или осциллограммы.

name

sparam

Анализ готового симулирования или каскада: пассивность и взаимность, TDR одного порта (импеданс в зависимости от времени с гауссовым фронтом), смешанный режим Sdd/Scc/Scd для пары, заданной как IN+,IN-,OUT+,OUT-, и перекрёстные помехи FROM,TO в частотной области и как ступеньчатый отклик.

name pair rise tdr xtalk

Выход

fab

Запись пакета файлов для производства платы в папку: Gerber RS-274X (X2) для каждого слоя меди, масок, паяльной пасты, шелкографии и контура, Excellon для сверловки, zip-архив для загрузки, BOM (универсальная и для JLCPCB), файл pick-and-place, заметки для производства и чертежи сборки. Отказывает, если в топологии платы есть ошибки.

name out

export

Запись топологии платы как одной сборки STEP для CAD корпуса: плата как твёрдое тело со сверлеными отверстиями и вырезами, встроенные и размещённые модели STEP для каждой детали, VRML, сгенерированные и недостающие модели как поверхности или боксы. Нижняя сторона платы на z = 0, X и Y как в топологии, Y направлено вверх.

name out

parts

Оценка стоимости BOM платы или схемы у Mouser и Farnell и поиск более дешёвых эквивалентов: та же деталь у другого дистрибьютора, резисторы и керамические конденсаторы с тем же номиналом, корпусом, допуском, напряжением и диэлектриком (никогда не понижение класса), универсальные дискретные компоненты (2N7002, S1D, SS14, SMAJ..) по названию и корпусу, индикаторные светодиоды по цвету и корпусу, а также рекомендуемая замена дистрибьютора для деталей, выходящих из производства. Стоимость указана для нужного количества, с закупкой до ценового порога, если это дешевле. Ключи берутся из ~/.config/agentee/distributors.toml ([mouser] api_key, [farnell] api_key и store).

alternatives boards distributors farnell_store name refs