agentee

Model Context Protocol

MCP 服务器

agentee mcp 通过 stdio 提供一个项目，带有 30 个工具。智能体仍然使用自己的文件工具编写 TOML；服务器检查、渲染、布线、仿真并编写板厂包，并将渲染的 PNG 直接传回对话中。

将其添加到你的客户端

  • Claude Code

    项目中的 shell

    claude mcp add agentee -- agentee mcp "$PWD"

  • Codex

    ~/.codex/config.toml

    [mcp_servers.agentee]
command = "agentee"
args = ["mcp", "/path/to/project"]

  • Cursor、Claude Desktop 和大多数其他客户端

    .cursor/mcp.json、claude_desktop_config.json 或客户端自身的文件

    {
  "mcpServers": {
    "agentee": {
      "command": "agentee",
      "args": ["mcp", "/path/to/project"]
    }
  }
}

路径是项目目录，即持有 TOML 文件的那个。将服务器与 该技能 配对，它告诉智能体何时调用每个工具以及顺序。

工具

读取项目

format_reference

电路板、符号和封装的文件格式参考，附带示例。在编写文件之前请先阅读此文档。

list_items

项目中所有电路板、符号和封装，及其文件数和错误数。

show_item

单个项目的已解析模型，以 JSON 形式返回：带位置的引脚、展开的焊盘数组、带计算出的走线几何形状、阻抗和电流分析的叠层。

name

check

加载项目并报告每个项目或单个项目的错误和警告。

include_info item

drc

PCB 布局的设计规则检查。当 list = true 时：列出每条 DRC 规则及其 id、类别、严重级别，以及该规则是否适用于此电路板及原因。否则：返回带有规则 id 的 PCB 布局诊断信息。规则 id 可放入电路板的 [drc] 禁用列表或严重级别表中。

list name

render_item

将项目渲染为 PNG，与查看器显示完全一致，并返回图像。

canvas_only height hidden_pins hide name region save_to show unit width

stackups

电路板 `stackup.preset` 的叠层预设：JLCPCB 和 PCBWay 的构建以及通用 HDI 构建，包含层厚和 er。可过滤列表，或提供 name 以获取某个预设的层。

fab layers name search thickness

元件

import_kicad_symbol

将 KiCad 符号 (Library:Name) 转换为项目中的 .sym.toml。with_footprint 还会导入其默认封装，或提供 footprint 以选择特定封装。

dir footprint force spec with_footprint

import_kicad_footprint

将 KiCad 封装 (Library:Name) 转换为项目中的 .fp.toml。

dir force spec

new_item

为电路板、符号、封装、原理图、PCB 布局或仿真编写起始文件，供后续编辑。仿真起始为 PCB 布局的 FDTD 运行，或当 sim_kind 为 logic 时，为原理图的逻辑仿真（时钟、复位、带时钟的断言），其网络可重命名。

dir kind name sim_kind

models

查找项目封装所引用的 3D 模型（STEP 或 VRML），并将缺失的 KiCad 库模型下载到缓存中。报告每个模型的路径和三角形数量，或说明缺失原因。

走线

impedance

在电路板某层上，针对给定线宽（和差分对间距）计算走线阻抗，或计算达到目标阻抗所需的线宽。

board coplanar_gap gap layer target width

field_solve

使用 GPU 场求解器求解走线横截面：阻抗、有效介电常数、每米电容和电感、延迟。包含阻焊、厚度、共面地和差分对。当 fine = true 时，与精确参考值的误差在 0.5% 以内。

board coplanar_gap fine gap layer netclass no_mask sweep width

trace_width

电流的最小走线宽度 (IPC-2221)。

copper current internal temp_rise

serpentine

用于替换直线段并在一侧添加指定长度喇叭形凸起的走线点。将它们粘贴到走线的 points 中。

add amplitude from pitch to

PCB 布局

place

自动放置 PCB 布局中的元件以快速启动：连接器和边缘安装元件位于电路板边缘（除非必须，否则不在同一边缘放置射频和 USB 连接器），安装孔和基准点位于角落，最大的芯片靠近中心，每个 IC 的去耦电容、晶振和上拉电阻聚集在其服务的引脚附近，按加权线长放置，然后在 0.05 毫米网格上合法化，无占位区重叠，并通过模拟退火优化。将 at、rotation 和 side 写入 [[footprints]] 并刷新存储的填充。locked = true 的元件保持不动。

dry_run keep_placed name parts seed side

route

在网格上对 PCB 布局中指定名称网络的飞线进行自动布线，保持每个网络类的宽度、间距、层和过孔，并将走线和过孔追加到 PCB 布局文件。除非设置 reroute，否则现有铜皮永不移动。

bend_cost dry_run grid layers name nets pairs reroute via via_cost via_in_pad

tie

将平面网络（具有 [[zones]] 条目的网络）的每个 SMD 焊盘通过短存根和焊盘旁远离元件本体的过孔连接到最近的平面层，并将它们追加到 PCB 布局文件。对于接地和电源焊盘，请使用此方法代替在它们之间布线；`route` 使用 glob 时会跳过平面网络。

dry_run name nets

tune

对 PCB 布局进行等长匹配：对每对超过偏斜限制的较短网络以及每个匹配组中未达到目标的成员，在凸起能避开所有其他网络的最长段上进行蛇形走线，并将点写回走线。

amplitude dry_run name nets pitch

neck

收窄进入比走线窄的焊盘或在焊盘附近破坏间距的走线末端：末端变为具有显式宽度的独立 [[tracks]] 条目，宽度为网络类宽度、焊盘较小边和保持间距的最大宽度中的最小值，向下舍入到 0.01 毫米，永不小于 min_track_width，也永不长于网络类的 neckdown。taper 在短段链上逐步减小宽度。存储的铺铜填充会刷新。

dry_run name nets taper

fill

填充 PCB 布局的铺铜区域，并将其铜皮存储在其文件末尾，以便在加载和查看器中跳过填充，直到该铺铜区域的铜皮、间距或相邻物发生变化。

name

silk

将检查标记的每个丝印参考移动到其建议的清晰位置，重复直到标签稳定，并可选择隐藏无处可放的标签。将 label = { at, rotation } 或 hide = true 写入封装。

dry_run hide name

testpoints

为每个需要探针访问且当前没有探针的网络添加测试焊盘：一个 TestPoint 元件（TestPoint_Pad_D1.0mm 封装，若缺失则两者都写入项目），在列出该网络的原理图页面上连接到该网络，在靠近该网络铜皮的空闲空间中的探针侧放置封装，以及从该网络铜皮自动布线的走线和过孔。网络默认为 PCB 布局的 [test] 网络；阻抗和网络对会被跳过。

dry_run name nets pitch side

layout

对 PCB 布局运行布局引擎：按顺序执行已配置的 [engine] 阶段，然后输出每项的得分及每项最差的违规者。尚未实现的阶段列为已跳过。

dry_run from name only to

仿真

run_sim

运行仿真 (*.sim.toml)：在 GPU 上对 PCB 布局进行 FDTD 运行（端口位于焊盘上，无源元件使用集总模型，S 参数保存为 JSON 和 Touchstone 文件，位于规范文件旁）、其他类型（dc、热、级联、信道、pdn），或原理图网络表的逻辑仿真（激励、断言、建立时间和保持时间，VCD 文件位于规范文件旁）。之后渲染仿真以查看图或波形。

name

sparam

分析已完成的仿真或级联结果：无源性和互易性、单端口的 TDR（高斯边沿下阻抗随时间的变化）、给定 IN+,IN-,OUT+,OUT- 的差分对的混合模式 Sdd/Scc/Scd，以及 FROM 到 TO 的串扰（频域和阶跃响应）。

name pair rise tdr xtalk

输出

fab

将 PCB 布局的板厂文件包写入文件夹：每层铜箔、阻焊、锡膏、丝印和板边的 RS-274X Gerber（X2）、Excellon 钻孔文件、用于上传的压缩包、BOM（通用和 JLCPCB 格式）、贴片坐标、板厂说明和装配图。布局存在错误时拒绝生成。

name out

export

将 PCB 布局写为单个 STEP 装配体，用于外壳 CAD：电路板为包含钻孔和开口的实体，每个元件的 STEP 模型嵌入并放置到位，VRML、生成和缺失的模型表示为曲面或方块。电路板底部位于 z = 0，X 和 Y 与布局一致，Y 轴向上。

name out

parts

在 Mouser 和 Farnell 上查询 PCB 布局或原理图 BOM 的价格，并寻找更便宜的等效件：另一分销商处的同一元件、相同阻值/容值、封装、容差、电压和介质的电阻和陶瓷电容（绝不降级）、按名称和封装匹配的通用分立器件（2N7002、S1D、SS14、SMAJ 等）、按颜色和封装匹配的指示 LED，以及分销商建议的停产替代件。成本按所需数量计算，若更便宜则购买至价格断点。密钥来自 ~/.config/agentee/distributors.toml（[mouser] api_key、[farnell] api_key 和 store）。

alternatives boards distributors farnell_store name refs