agentee

面向编码智能体的电子设计

你的智能体可以编辑的文本形式的 PCB 设计

原理图、PCB 布局和仿真都是纯 TOML 文件。agentee 根据板厂的规则检查每次编辑并指出需要修改的内容，绘制电路板，解决阻抗，在 GPU 上运行 FDTD 和热仿真，并编写 Gerber。

安装你的第一块电路板
curl -fsSL https://agentee.sh/install.sh | sh

每次更改都经过同一个循环

没有需要同步的编辑器状态。文件就是设计，因此智能体使用它已有的工具对它们进行操作，而 agentee 以智能体可以操作的形式回答。

  1. 编辑

    智能体修改一个文件，通常通过 agentee edit，它写入 TOML，保留注释，并拒绝不存在的引脚或网络。

    agentee edit sch lna net RF_OUT C2.2 J2.1 L3.1 --class RF

  2. 检查

    每个诊断指明文件、条目和位置。大多数说明什么值会通过，因此下一次编辑就是修复。

    agentee check --item pcb:lna

  3. 查看

    电路板的 PNG 图像，与查看器绘制的一致。通过的检查仍可能隐藏拥挤的丝印或走线中的绕行。

    agentee render pcb:lna -o lna.png

  4. 测量

    解析后的模型 JSON：引脚位置、网络长度和延迟、每层求解的走线宽度、仿真读数。

    agentee show pcb:lna

项目是一个包含 TOML 的目录

六种文件，按后缀加载。未知的键是错误，因此拼写错误会被报告而不是被忽略。裸数字是毫米；其他任何内容都带有其单位。

  • *.board.toml

    板厂预设、叠层、外形、过孔类型和具有阻抗和电流目标的网络类。

    [[netclasses]]
name = "RF"
impedance = "50ohm"
coplanar_gap = "0.2mm"
solver = "field"

  • *.sym.toml

    原理图符号，手动放置或从每侧引脚列表生成。大多数来自 KiCad。

    [[pins]]
number = "2"
name = "GND"
type = "power_in"
side = "bottom"

  • *.fp.toml

    封装，焊盘行使用数量和间距一次性编写。

    [[pads]]
number = "1"
kind = "smd"
size = [1.95, 0.6]
count = 4
pitch = [0, 1.27]

  • *.sch.toml

    放置的元件和网络，以引脚列表形式。省略导线，agentee 会布线。

    [[nets]]
name = "RF_OUT"
class = "RF"
pins = ["C2.2", "J2.1", "L3.1"]

  • *.pcb.toml

    放置、走线、过孔、铺铜和丝印，每次加载时检查连通性和间距。

    [[tracks]]
net = "RF_OUT"
layer = "F.Cu"
points = [[19.28, 12.0], [30.92, 12.0]]

  • *.sim.toml

    布局或原理图的仿真：FDTD、级联、信道、PDN、直流压降、热或逻辑。

    name = "lna-rf"
layout = "lna"
[frequency]
start = "50MHz"
stop = "6GHz"

每个键，在参考中

检查了解板厂的规则

在每次编辑后运行它。它在错误时退出代码为 1，因此适合放入循环或 CI 中，并且只要存在通过的值，它就会命名该值。

86 布局规则
短路、间距和未布线网络，但还有焊盘内过孔填充、立碑、柔性区域的陶瓷电容、热焊盘饥饿、阻焊桥、焊盘上的丝印以及测试探针访问。
864 真实叠层
JLCPCB 从 4 到 20 层的所有阻抗构建和 PCBWay 标准构建，按板厂自己的代码，包含每层的厚度和介电常数。
板厂自己的限制
JLCPCB 预设逐行遵循能力页面，并根据层数和铜厚缩放。agentee 更严格的地方，参考会说明原因。
阻抗，已求解
闭式公式用于初步答案，GPU 场求解器用于重要类，考虑阻焊和铜厚。与精确带状线参考误差在 0.5% 以内。

设计规则检查 · 叠层和网络类

LNA 电路板规格：按比例的四层叠层，板厂、表面处理和外形，以及来自 JLCPCB 预设的设计规则。
agentee render board:lna

在订购前仿真

每个 *.sim.toml 是一次带有类型的运行。求解器通过 wgpu 在 Vulkan、Metal 或 DirectX 12 上运行，将结果写入规范旁边，并且当结果过期时检查会发出警告。

FDTD级联信道与眼图PDN直流压降热分析逻辑

FDTD 是昂贵的那个：LNA 的六端口运行在工作站 GPU 上花了 27 分钟。agentee sim NAME --dry-run 在一秒内打印网格和运行次数，因此智能体可以在开始运行之前确定运行的规模。

为你已经使用的智能体制作

技能教授循环、构建设计的顺序以及格式中的陷阱。MCP 服务器为支持它的客户端提供与工具相同的操作，并将渲染结果作为图像返回。

该技能

npx skills add https://agentee.sh

阅读技能 · 智能体设置

MCP 服务器，在 Claude Code 中

claude mcp add agentee -- agentee mcp "$PWD"

在 Codex 中

[mcp_servers.agentee]
command = "agentee"
args = ["mcp", "/path/to/project"]

所有 30 个工具

从 KiCad 导入的 HackRF Pro 电路板，由 agentee 渲染。
agentee view

人保持在循环中

agentee view 打开一个窗口，每当文件更改时重新加载，因此你可以在智能体工作时观察电路板成型。在 PCB 布局上，你可以手动移动元件、走线和放置过孔，保存会将它们写入智能体下次读取的同一个 TOML。

查看器

交付制造

agentee fab 在 PCB 布局有错误时拒绝。一旦干净，它编写一个板厂可以直接接受的包，并在丝印中包含 agentee 版本和提交，以便每块电路板都说明是什么构建了它。

agentee parts 在 Mouser 和 Farnell 上对 BOM 进行定价，并找到保持值、封装、额定值和介质的更便宜的元件。agentee export 将电路板和每个元件模型编写为一个用于外壳的 STEP。

板厂制造文件包、BOM 与价格

F_Cu.gbr … B_Cu.gbr
每层铜，带 X2 属性的 RS-274X
F_Mask, F_Paste, F_SilkS
每侧的阻焊、锡膏和丝印
drill-PTH.drl, drill-NPTH.drl
Excellon 钻孔，HDI 电路板每个过孔跨度一个文件
bom-jlcpcb.csv, cpl.csv
JLCPCB 列格式的 BOM 和贴片文件
NAME.d356
用于裸板测试的 IPC-D-356 网络表
fab-notes.txt
叠层、阻抗类、过孔类型和填充内容
NAME-gerbers.zip
板厂所需的一切，准备上传

完整示例

从你已经理解的电路板开始

安装它，给你的智能体提供技能，并要求做点小事：一个 breakout、一个电源、一个传感器节点。在查看器中观察它，并阅读检查说了什么。

安装你的第一块电路板