Diseño electrónico para agentes de código
Diseño de PCB como texto que tu agente puede editar
Esquemáticos, diseños de PCB (layout) y simulaciones son archivos TOML planos. agentee comprueba cada edición contra las reglas de tu fabricante y dice qué cambiar, dibuja la placa, resuelve la impedancia, ejecuta simulaciones FDTD y térmicas en la GPU y escribe los Gerbers.
curl -fsSL https://agentee.sh/install.sh | sh
Cada cambio pasa por el mismo bucle
No hay estado del editor que mantener sincronizado. Los archivos son el diseño, así que el agente trabaja sobre ellos con las herramientas que ya tiene, y agentee responde en un formato en el que puede actuar.
Editar
El agente cambia un archivo, normalmente a través de
agentee edit, que escribe el TOML para él, mantiene los comentarios y se niega a un pin o red que no existe.agentee edit sch lna net RF_OUT C2.2 J2.1 L3.1 --class RFVerificar
Cada diagnóstico indica el archivo, el elemento y el lugar. La mayoría dicen qué valor pasaría, para que la siguiente edición sea la corrección.
agentee check --item pcb:lnaMirar
Un PNG de la placa exactamente como lo dibuja el visor. Una verificación que pasa aún puede ocultar una serigrafía amontonada o un desvío en una pista.
agentee render pcb:lna -o lna.pngMedir
El modelo resuelto como JSON: posiciones de pines, longitudes y retardos de redes, anchos de pista resueltos por capa, lecturas de simulación.
agentee show pcb:lna
Un proyecto es un directorio de TOML
Seis tipos de archivo, cargados por sufijo. Las claves desconocidas son errores, así que un error tipográfico se informa en lugar de ignorarse. Los números sueltos son milímetros; todo lo demás lleva su unidad.
*.board.toml
Preajuste del fabricante, apilamiento, contorno, tipos de vía y clases de red con objetivos de impedancia y corriente.
[[netclasses]] name = "RF" impedance = "50ohm" coplanar_gap = "0.2mm" solver = "field"*.sym.toml
Un símbolo de esquemático, colocado a mano o generado a partir de listas de pines por cara. La mayoría vienen de KiCad.
[[pins]] number = "2" name = "GND" type = "power_in" side = "bottom"*.fp.toml
Una huella, con filas de pads escritas una vez con un recuento y un paso.
[[pads]] number = "1" kind = "smd" size = [1.95, 0.6] count = 4 pitch = [0, 1.27]*.sch.toml
Piezas y redes colocadas como listas de pines. Deja los cables fuera y agentee los enruta.
[[nets]] name = "RF_OUT" class = "RF" pins = ["C2.2", "J2.1", "L3.1"]*.pcb.toml
Colocaciones, pistas, vías, zonas y serigrafía, comprobadas por conectividad y despeje en cada carga.
[[tracks]] net = "RF_OUT" layer = "F.Cu" points = [[19.28, 12.0], [30.92, 12.0]]*.sim.toml
Una simulación del layout o del esquemático: FDTD, cascada, canal, PDN, caída en CC, térmica o lógica.
name = "lna-rf" layout = "lna" [frequency] start = "50MHz" stop = "6GHz"
La verificación conoce al fabricante
Ejecútala después de cada edición. Sale con código 1 en caso de errores, así que encaja en un bucle o en CI, y nombra un valor que pasa siempre que lo hay.
- Reglas de layout de 86
- Cortos, despejes y redes sin enrutar, pero también relleno de vía en pad, tombstoning, condensadores cerámicos en la zona flexible, térmicas hambrientas, telarañas de máscara, serigrafía sobre pads y acceso de sonda para pruebas.
- 864 apilamientos reales
- Cada construcción de impedancia de JLCPCB de 4 a 20 capas y las construcciones estándar de PCBWay, por el código propio del fabricante, con el grosor y la permitividad de cada capa.
- Los límites propios del fabricante
- El preajuste de JLCPCB sigue la página de capacidades línea por línea y escala con el número de capas y el peso de cobre. Donde agentee es más estricto, la referencia dice por qué.
- Impedancia, resuelta
- Formas cerradas para una primera respuesta, un solver de campos en la GPU con máscara y grosor de cobre para las clases que importan. Dentro de un 0,5 % de las referencias exactas de stripline.
Las comprobaciones de reglas de diseño · Apilamientos y clases de red
agentee render board:lnaSimular antes de pedir
Cada *.sim.toml es una ejecución con un tipo. Los solvers se ejecutan a través de wgpu en Vulkan, Metal o DirectX 12, escriben sus resultados junto a la especificación y la verificación avisa cuando un resultado queda desactualizado.
FDTD
Una ejecución 3D de onda completa del layout en la GPU, con puertos lumped en pads, que devuelve parámetros S en JSON y Touchstone.
Cascada
Parámetros S del proveedor, ruido y linealidad metidos en la simulación de la placa: ganancia, figura de ruido, IIP3 y estabilidad.
Térmica
Conducción a través de FR4, cobre y vías con convección desde ambas caras. Segundos, no minutos.
Lógica
Una simulación por eventos de las partes digitales del esquemático con modelos de la serie 74, aserciones y comprobaciones de setup y hold.
FDTDCascadaCanal y ojoPDNCaída de tensión en CCTérmicaLógica
FDTD es la cara: la ejecución de seis puertos del LNA tardó 27 minutos en una GPU de estación de trabajo. agentee sim NAME --dry-run imprime la cuadrícula y el número de ejecuciones en un segundo, para que el agente dimensione una ejecución antes de empezar.
Hecho para el agente que ya usas
La skill enseña el bucle, el orden para construir un diseño y las trampas del formato. El servidor MCP ofrece a los clientes que lo hablan las mismas operaciones como herramientas, con las representaciones devueltas como imágenes.
La skill
npx skills add https://agentee.shEl servidor MCP, en Claude Code
claude mcp add agentee -- agentee mcp "$PWD"En Codex
[mcp_servers.agentee]
command = "agentee"
args = ["mcp", "/path/to/project"]
agentee viewUna persona sigue en el bucle
agentee view abre una ventana que se recarga cada vez que cambia un archivo, para que veas cómo toma forma la placa mientras el agente trabaja. En un layout puedes mover piezas, rutear pistas y colocar vías a mano, y al guardar las escribe en el mismo TOML que el agente lee a continuación.
Listo para fabricar
agentee fab se niega mientras el layout tenga errores. Una vez limpio, escribe un paquete que un fabricante acepta tal cual, con la versión y el commit de agentee en la serigrafía para que cada placa diga qué la construyó.
agentee parts pone precio a la BOM en Mouser y Farnell y encuentra piezas más baratas que mantienen el valor, el paquete, la clasificación y el dieléctrico. agentee export escribe la placa y cada modelo de pieza como un único STEP para la carcasa.
F_Cu.gbr … B_Cu.gbr- Cobre por capa, RS-274X con atributos X2
F_Mask, F_Paste, F_SilkS- Máscara, pasta y serigrafía para cada cara
drill-PTH.drl, drill-NPTH.drl- Taladros Excellon, un archivo por tramo de vía en placas HDI
bom-jlcpcb.csv, cpl.csv- BOM y colocación en las columnas que pide JLCPCB
NAME.d356- Lista de redes IPC-D-356 para la prueba de placa desnuda
fab-notes.txt- Apilamiento, clases de impedancia, tipos de vía y qué rellenar
NAME-gerbers.zip- Todo lo que necesita el fabricante, listo para subir
Empieza con una placa que ya entiendes
Instálalo, dale la skill a tu agente y pídele algo pequeño: un breakout, una fuente de alimentación, un nodo de sensor. Obsérvalo en el visor y lee lo que dice la verificación.