原理图

*.sch.toml 文件：放置的元件、作为引脚列表的网络、网络类、电源轨和信号电平检查，以及用于大型设计的图纸。

元件是放置的符号；网络列出它们连接的引脚。除非你提供，否则导线在 1.27 mm 网格上为你绘制。

name = "lna"
board = "lna"                  # net classes come from this board
no_connect = ["U2.7"]          # pins left open on purpose

[[parts]]
ref = "U1"
symbol = "SPF5189Z"
value = "SPF5189Z"
at = [66.04, 50.8]             # keep on the 1.27 mm grid
rotation = 90                  # 0, 90, 180, 270, counter-clockwise
mirror = true                  # flip left to right before rotating
# unit = 2                     # one [[parts]] per unit of a multi-unit symbol, same ref
# footprint = "SOT-89-3"       # default: the symbol's footprint
# dnp = true
fields = { mpn = "Qorvo SPF5189Z" }

[[nets]]
name = "RF_OUT"
class = "RF"                   # a netclass of the board; without one the net is in "Default"
pins = ["C2.2", "J2.1", "L3.1"]   # REF.PIN, by number or by a unique pin name
# style = "power"              # wire (default) | label | power (ground and supply symbols)
# wires = [[[x, y], [x, y]], ...] # draw it yourself; check verifies it reaches every pin

用于信号电平检查的电源轨和模拟输入，放在文件顶部（或图纸集顶部原理图）：

rails = { GND = 0, "3V3" = [3.25, 3.35], VBUS = [4.75, 5.25] }   # volts, or [min, max]
analog = ["U1.13"]             # inputs read by an ADC: only min and max apply

设置 rails 后，检查会计算每个带有 levels 的输入所看到的电压：电阻（R 元件，除非元件有 tolerance 字段，否则为 1%）、开关（SW 元件，所有断开和闭合状态）、开集电极输出（关断和低电平）、内部上拉和输入漏电流，每个都在电源轨和电阻范围的最差角点处计算。当输入可能位于 VIL 和 VIH 之间、当没有任何东西将其连接到电源轨而处于悬空状态、当通过弱上拉的漏电流使其移出有效电平、以及当它可能超过其 min 或 max 时，均为错误。距离阈值 100 mV 以内是警告。网络上如果有其他东西（输出、连接器、二极管、不在 rails 中的网络的电源引脚），则被其无法建模的东西驱动，会被跳过。电容和测试点被忽略。双向引脚可能正在驱动：除非网络上的开关或开集电极显示其被拉低，否则其网络上的其他输入会被跳过，且不会被报告为悬空。

图纸

将大型设计拆分为每个部分一个原理图，并在列出它们的顶部原理图中连接。布局放置顶部原理图。

name = "sdr"                   # sdr.sch.toml
board = "sdr"
sheets = ["power", "fpga", "rf", "usb"]

每个页签是一个普通的原理图文件，拥有自己的元件和网络。网络通过名称跨页签连接，因此每个页签上的 3V3 都是同一个网络，信号从一个页签离开并以相同名称到达另一个页签。网络的引脚必须是同一页签上的元件；跨页签的网络在任何地方指定 class 时必须一致，并使用标签绘制。引用在整个设计中是唯一的。单独一个页签会跳过单引脚和 Default 类警告（网络的其余部分及其类可能在另一个页签上）；顶层原理图对合并后的设计运行所有检查，并将页签从上到下堆叠绘制。顶层文件也可以拥有自己的元件和网络。

检查报告位于两个网络中的引脚、不在任何网络中的引脚、单引脚网络、一个网络上的多个输出、未触及引脚或触及其他网络引脚的手动导线、重叠的元件、焊盘未覆盖符号引脚的封装，以及设置 rails 时的信号电平。Default 网络类中的每个网络都是警告，无论其是否命名类或命名 Default：类设置网络的宽度、间距、过孔和布线顺序，因此每个网络应说明其类型。警告需要电路板和原理图的布局；仅仿真的原理图（如 examples/logic）跳过它。为电路板按网络类型（Signal、Data、Clock、Analog、Ground、Power、RF、对）设置类，并保留 Default 作为布局用于类未覆盖规则的后备。agentee show sch:lna 打印每个引脚的位置。

#图纸

图纸